Lớp kim loại (Metal layer) trong Thiết Kế Vật Lý VLSI

Lớp kim loại thấp (Lower Metal Layers): Các lớp kim loại ở tầng thấp thường có kích thước nhỏ và mật độ cao, chủ yếu để kết nối các cell logic. Vì tính chất điện trở cao và mật độ dày đặc, các lớp này chủ yếu hỗ trợ kết nối trong cùng một vùng logic (local interconnect).
Lớp kim loại trung bình (Middle Metal Layers): Các lớp này thường được sử dụng cho các kết nối giữa các khối mạch lớn hơn hoặc kết nối giữa các cụm logic, với các đặc tính về độ rộng trung bình và khoảng cách hợp lý.
Lớp kim loại cao (Upper Metal Layers): Các lớp này có kích thước lớn hơn và khoảng cách rộng hơn, nhằm giảm thiểu điện trở và điện dung. Đây là các lớp chủ yếu dành cho các kết nối nguồn và tín hiệu chính giữa các vùng mạch khác nhau của chip.

Điện trở và điện dung: Các lớp kim loại có điện trở (R) và điện dung (C) khác nhau, phụ thuộc vào chiều rộng (W), độ dày và khoảng cách không gian (Lspace) giữa các lớp. Tỷ lệ RC ảnh hưởng trực tiếp đến hiệu suất của mạch, đặc biệt là độ trễ tín hiệu.
Nhiễu đột biến do giao thoa: Các lớp kim loại khi đặt quá gần nhau sẽ gây ra nhiễu đột biến do giao thoa (crosstalk glitch). Để giảm thiểu nhiễu, cần thiết kế khoảng cách thích hợp giữa các dây dẫn trên cùng một lớp hoặc giữa các lớp kế cận.
Độ bền nhiệt và điện: Các lớp kim loại cần có khả năng chịu tải nhiệt và điện cao mà không gây ra hiện tượng hư hại như sự di chuyển của nguyên tử do điện trường (electromigration). Điều này đặc biệt quan trọng với các lớp nguồn và các dây tín hiệu chủ đạo (thường trên các lớp kim loại cao).

Sắp xếp cấu trúc metal layer: Bắt đầu từ các lớp logic ở dưới cùng, các lớp được cấu hình để hỗ trợ kết nối cục bộ, sau đó sắp xếp dần lên các lớp cao hơn cho kết nối nguồn và tín hiệu chính.
Tối ưu hóa chiều rộng và khoảng cách: Để giảm thiểu RC delay và cải thiện khả năng truyền tín hiệu, mỗi lớp kim loại có thể được tối ưu hóa về chiều rộng (wring) và khoảng cách giữa các đường dẫn (Dpadspacing).
Kiểm tra và hiệu chỉnh DRC: Quy trình kiểm tra DRC (Design Rule Check), gồm các kiểm tra DRC/LVS/ANT/DFM/ERC (thường được gọi là Physical Verification), là công đoạn cuối cùng để đảm bảo các metal layer không vi phạm quy định về khoảng cách, độ rộng và các giới hạn khác.